Зачем нужны clocking-блоки в SystemVerilog?

Если в Verilog взаимодействие между блоками описывается с помощью портов модуля, то в Systemverilog добавились интерфейсы. Эта конструкция позволяет объединить данные о реализации взаимодействие между блоками в отдельном interface-модуле (другими словами, инкапсулировать данные о взаимодействии блоков). При использовании интерфейсов можно с легкостью менять уровень абстракции для моделирования межмодульного взаимодействия.
Интерфейс описывает сигналы, с помощью которых testbench взаимодействует с тестируемым устройством (DUT). Однако, интерфейсы явно не описывают временные ограничения и синхронизацию. Для этого в SystemVerilog добавлены clocking-блоки. Они отделяют все, что связано с временными параметрами и синхронизацией от других элементов testbench'а. С помощью clocking-блоков можно группировать сигналы, изменяющиеся по одному тактовому сигналу.